University of Jordan |
Computer Engineering Department |
CPE 439: Computer Design Lab |
Spring 2010 |
Instructors | Dr. Gheith Abandah | |||||||||||||||||||||||||
abandah@ju.edu.jo | ||||||||||||||||||||||||||
Home page | http://www.abandah.com/gheith | |||||||||||||||||||||||||
Office | Computer Engineering 405 | |||||||||||||||||||||||||
Office hours |
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No. of credit hrs | 1 | |||||||||||||||||||||||||
Co-requisites | CPE 432 | |||||||||||||||||||||||||
Time and room | Computer Design Lab | |||||||||||||||||||||||||
Textbook | ||||||||||||||||||||||||||
References |
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Grading | ||||||||||||||||||||||||||
Quizzes and Pre-Lab Reports | 10%+5% | |||||||||||||||||||||||||
In-Lab Performance and Post-Lab Reports | 20% (email the post-lab reports to CPE439@gmail.com) | |||||||||||||||||||||||||
Mid-Term Exam | 25% | |||||||||||||||||||||||||
Final Exam | 40% | |||||||||||||||||||||||||
Tentative outline |
Using Verilog, the student designs and simulates the main parts of a computer: the ALU, registers, control unit, cache memory, system bus, and memory. At the end of the semester, the student integrates and simulates a complete computer design. The computer that will be built in this lab is based on the PIC 16F84A microcontroller (datasheet).
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Handouts/Links: |
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